VM 50/B-TC1 1070077532-109
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发布时间：2019-01-14 09:43:38点击率：
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VM50/B-TC11070077532-109 尽管这只是一部分原因，与所有的SoC一样，了解如何调试这些系统，并在仪器中构建，可以帮助它们在成为主要问题之前识别它们。 “随着系统FPGA变得更像SoC，他们需要适用于在SoC中的开发和调试方法，”UltraSoC的执行官RupertBaines说。“有一个（也许是天真的）信念，因为在FPGA上你可以看到所有东西，调试起来一定很容易。这在比特级别上是正确的，带有波形观察器，但是当到达系统级时它不成立。的大型FPGA显然是系统级的。在这一点上，你从一个探针排列得到的波形图并不是非常有用。你需要一个逻辑分析器，一个协议分析器，以及处理器内核本身的良好的调试和跟踪能力。” FPGA的大小和复杂性要求与ASIC类似的验证过程。基于测试台的复杂的UVM支持模拟，通常也支持仿真。正规的工具都在这里扮演着重要的角色，从自动设计检查，到权威验证以及一系列强大的解决方案。虽然FPGA可以比ASIC更快速、更便宜地改变，这是事实，在大型SoC中检测和诊断BUG的困难意味着在进入实验室之前必须对它们进行彻底的验证，OneSpin的Khan说。 事实上，在一个领域中，对FPGASoC的验证要求比在RTL输入和后综合网表之间的ASIC等价性检查更高。FPGA的阐述、综合和优化阶段常常比传统的ASIC逻辑综合流程对设计有更多的修改。这些变化可以包括跨越循环边界的移动逻辑，以及在存储器结构中实现寄存器。彻底的时序电路等价性检查对于确保终的FPGA设计仍然符合RTL中的原始设计者意图是必不可少的，Khan补充说。 VM50/B-TC11070077532-109 VM50/B-TC11070077532-109 在工具方面，也有优化性能的空间。“使用嵌入式视觉应用程序，其中很多都是为Zynq编写的，每秒钟可以获得5帧图像。但如果你用硬件加速，就可以得到每秒25-30帧，这为新型器件铺平了道路。问题是，这些器件的仿真和验证并不简单。你需要在软件和硬件之间进行集成，这是困难的。如果你在SoC运行所有的东西，那太慢了。它可以模拟5到7个小时，如果你用协同仿真，就可以大大节省模拟时间，”Aldec’sdeLuna说。 简单地说，在复杂的ASIC中使用的相同类型的方法现在正在用于复杂的FPGA中。随着这些器件在功能安全性应用中的使用，这一点变得越来越重要。 “这就是为了确保有故障传播路径，然后验证这些路径的形式化分析，”Cadence的集团营销总监AdamSherer说。“这些东西都是非常适合形式化分析。FPGA验证的传统方法是无法完成这类验证任务的。它在FPGA设计中仍然很普遍，假设它非常快，很容易达到以系统速度运行的硬件测试。即使它运行在系统速度，一个非常简单的模拟就能完成一个全面的检查。然后你编程这些器件，在实验室开始启动运行。除了实验室中的可观测性和可控性是极其有限的，这是一个相对快速的路径。因为只有在从FPGA的内部拉动数据到引脚才能进行探测，这样才能在测试仪上看到它们。” Breker验证系统公司的营销官DaveKelf同意这一点，“这使得器件验证的方式发生了有趣的转变。在过去，通过将设计加载到FPGA本身并在测试卡上实时运行的方法使较小的器件尽可能多地验证。随着SoC和软件驱动设计的出现，可以预期这种自我“原型”的验证方式可能与软件驱动的技术结合得很好，对于这个过程的某些阶段，它确实如此。然而，在原型开发过程中识别问题并调试它们是很复杂的。这种较早的验证阶段需要进行仿真，因此SoC风格的FPGA看起来越来越像一个ASIC。考虑到这两个过程，它们之间的协同使得过程更加高效，包括常见的调试和测试平台。新的进展，如便携式激励（PortableStimu）会提供这种协同性，事实上，使得SoCFPGA更易于管理了。” VM50/B-TC11070077532-109
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