TCM1.1-08-W0
发布时间：2019-03-06 09:02:17点击率：
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TCM1.1-08-W0 Semtech工程师需要使用低IF架构为频移键控(FSK)和小频移键控(MSK)解调开发数字接收器链。他们希望在工程的先期研究阶段，就针对性能、功耗和布局等性能，评估多种设计。为每个设计备选方案编写VHDL较为费时，而且限制了团队可以考虑的备选方案数量。 除了原型制作阶段外，Semtech工程师希望改善传统的产品代码开发工作流程。“对系统进行建模，确保它们符合要求之后，我们以往是在VHDL中重新实现模型，然后在新工具中重新执行仿真”，Prianon说道。“这样做随时都有可能引入错误，并且我们永远无法保证模型完全与新的VHDL代码一致。” 解决方案 Semtech使用MathWorks工具进行基于模型的设计，来快速探索和评估各种设计思想，自动生成产品级VHDL代码，改善工程师团队之间的协作，从而加快用于FSK和MSK解调的数字接收器链开发。 在先期研究阶段，Semtech工程师根据系统需求规范在Simulink中创建了浮点模型。他们使用来municaTIonsSystemToolbox?中的模块对信道中的噪音进行建模，并实现FSK和MSK解调。 TCM1.1-08-W0 借助SignalProcessingToolbox以及DSPSystemToolbox?，一位工程师设计并分析了级联积分梳状(CIC)和有限脉冲响应(FIR)数字滤波器，而另一位工程师则使用Simulink分析设计sigma-delta模数转换器(ADC)、锁相环路(PLL)以及整个系统的其他部分。 一旦分别完成数字接收器链的各个部分的仿真，工程师就可以相互共享Simulink模型，从而在完成系统集成之前验证自己的组件设计是否可以共同工作。 “手工编写VHDL没有任何优势可言。编写VHDL是一件非常枯燥的事情，还需要验证手写代码。利用Simulink和HDLCoder，一旦完成对模型的仿真，就可以直接自动生成VHDL，并使用FPGA进行原型验证。这样可以节省大量时间，并且生成的代码还包含一些我们未曾想到的优化。”——FrantzPrianon,Semtech 工程师运行仿真来验证设计，并使municaTIonsSystemToolbox中的误码率计算模块来计算误码率。 借助Fixed-PointDesigner，他们将设计从浮点转变为固定点表示形式，从而进行比特位级的仿真。 Semtech工程师使用HDLCoder从完整的接收器链的Simulink模型生成VHDL。为了验证VHDL，他们使用了HDLVerifier?来通过Menraphics?Questa?仿真器联合仿真以验证其Simulink设计与生成VHDL代码的一致性。 TCM1.1-08-W0 公司的理念是帮助您！
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