5C5601.11
发布时间：2019-03-06 14:05:29点击率：
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5C5601.11 5C5601.11 FPGA开发—测试平台 所谓testbench，即测试平台，详细的说就是给待验证的设计添加激励，同时观察输出响应是否符合设计要求。测试平台，测试平台在做功能仿真、静态仿真和时序仿真的时候都需要用到。刚开始的对于一些初学者，遇到的都是一些简单的东西，测试平台相应的也很简单，用一个文件就可以很清晰的呈现测试结构。对于一些复杂的项目，测试就没有那么简单了，由此还专门产生一个行业——测试行业。这个时候我们要用到一个概念就是结构化测试。 一个完整的测试平台如下图10所示，它是分结构组成的，其中对设计测试结果的判断不仅可以通过观察对比波形得到，而且可以灵活使用脚本命令将有用的输出信息打印到终端或者产生文本进行观察，也可以写一段代码让它们自动比较输出结果。 测试平台的设计是多种多样，可以使用灵活的Verilog的验证脚本，但是它也是基于硬件语言但是又服务于软件测试的语言，有时并行有时顺序，只有掌握这些关键点，才能很好服务测试。需要说明的一点是，不管大家是已经在用Verilog在写测试平台还是刚学习写测试平台，那么建议大家还是能用到SystemVerilog中相对Verilog新的语法还是尝试的用，SystemVerilog是一种趋势，它本身就是向下兼容的第三代的Verilog。 5C5601.11 FPGA开发—RTL级仿真 这里RTL级仿真属于道检测，有些场合称作功能仿真，为了突出和后面的静态仿真的区别，以免在后面介绍静态仿真的时候大家弄的很头大，我们还是这样称呼。它是对工程在寄存器转送级进行的描述时进行测试，查看其在RTL级描述的时候实现的功能的正确性。 关于RTL级仿真，如果设计中设计到原理图输入的话，在一些仿真工具中是不支持的，比如Modelsim，这个时候要进行功能上的验证，可以将原理图转换成HDL描述，或者直接把整个工程转换成LUT门级网表后进行后面要讲到的静态仿真完成。 所有逻辑功能的验证都希望在RTL级做，尽可能的将问题发现在RTL级仿真过程中，减少后面发现问题带来的反复。
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