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Corsa 的性能 SDN

在 Corsa，我们认识到，网络市场中有两种颠覆性的趋势。 种是对可编程网络元件的渴望；第二种是 FPGA 作为固定功能芯片替代品的出现。因此我们开始了设计理想的 SDN 交换机的任务。图 3 中显示了此类设备的系统架构。

高性能 SDN 交换机有两个组件。其具有性能很高的包分类引擎，这是交换机结构的先驱。分类器在 OpenFlow 规范中定义为一系列匹配操作表，这些操作表检查包报头并根据包中各种协议的源和目标字段来制定转发决策。一旦制定了转发决策，包进入第二个组件：能够缓冲和交换 TB 级数据的高速交换机结构。

这些数据速率所必需的带宽和容量对于性能 SDN 交换机的物理架构有着显著影响。这些交换机需要 100ms 或更多的包缓冲，以在大量聚合点中（比如在 WAN 或园区边缘）存在流量堵塞的情况下保持高吞吐量。对于 640 Gb 的前面板带宽，可用以下计算得出：

640 Gbps * 0.1 s = 64 Gb 包缓冲存储器

对于 Corsa，这是使用 FPGA 脱颖而出的地方。实现性能 SDN 所需要的存储密度的 存储技术是 DDR3 存储器。在 28nm 中，DDR3-1600 是 快速的存储器。为了以全线路速率写入并读取每个包，我们需要 1.28Tb 的存储带宽。在考虑了访问效率低下这一因素之后，单个 DDR3 DIMM 模块能够处理约 64Gb 的流量。这意味着我们需要 10 个 DDR3 DIMM 模块才能为 Inte 规模的 SDN 交换机提供包缓冲。

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由于单个 FPGA 无法托管如此多的 RAM，因此导致我们立即通过每个 FPGA 大约三个 DIMM 来寻求分布式架构。我们随后增加了额外的内存容量和带宽以存储 OpenFlow 流水线的包分类数据，如 IPv4 地址、MAC 地址、隧道 ID 等。这为我们带来了每个流水线两个 FPGA 的通道实现方案（每个流水线六个 DDR3 DIMM）。流水线通道与通过架构 FGPA 构建的定制交换机结构绑定在一起，并且控制层通过具备 PCIe 3.0 连接的 Xeon 处理器绑定到包转发引擎（图 4）。

这种设计为我们提供了大量门控，海量的存储带宽和容量以及超高速的控制层连接。利用 OpenFlow 的灵活性，Corsa 构建了用于 Inte 协议规模的路由器、MPLS 交换机、100-Gig 防火墙和 DPI 负载均衡器的线路速率处理引擎，以及众多其他网络用例， 无需修改硬件架构，且不影响性能。我们看到网络功能虚拟化 （NFV） 服务链的出现令人有些满意；网络服务报头和协议仍在草拟之中。

规模、性能和灵活性

可编程网络是未来之路。网络运营商从服务速度、基础架构重用及其通过 DevOps 管理复杂性的能力等方面看到了优势。在对可编程网络元件新兴需求的同时，FPGA 正将性能和规模推到全新的高度。在 Corsa，我们认识到这一交会点并在我们的 SDN 硬件平台中使用 FPGA 来实现 SDN 规模、性能和灵活性。

在固定功能厂商继续多年来等待标准、制造 ASIC 并延迟其产品上市的老路的同时，Corsa 能够立即通过我们交付的新系统部署这些新协议。更好的是，由于使用赛灵思 FPGA，我们可以将以前交付的系统升级以支持未来开发的协议。

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