KPS 77 060L3100
发布时间：2019-03-06 11:26:11点击率：
在接触的很多FPGA的初学者很容易被原理图的输入方式给迷惑，甚至爱的深沉，加上本身其他输入方式的繁琐的输入的厌恶，更是爱的无法自拔。当开始强制性要求开始时养成多用HDL输入的习惯的时候，有些甚至有着痛心疾首般的痛苦，但是随着学习的深入，做的东西越来越大，尝到HDL输入方式带来的甜头的时候，就会觉得那个苦没有白吃。
我觉得原理图输入方式从现在的一些线索看来，在今后的某 将会服役终结。首先是找到了原理图自身带有优势的替代品，那就是主流FPGA集成环境中的综合器和第三方综合器都具有RTL视图生成功能，这个视图完全展示了项目的结构组成，可以上下分层， 大的好处就是可以检查核实写的RTL级代码的综合后电路情况。还有一条线索是，大家用的仿真软件Modelsim并没有提供原理图输入的支持，是原理图的设计必须在集成环境成转换成RTL级代码或是综合成网表形式来做仿真，也是一件繁琐的事。原理图的离开只是时间问题。
至于目前HDL选择哪一种比较好，这个问题放到开始将HDL基础语法知识的地方进行探讨。这里要说明的是，并不是我们这里讲Verilog使用就否定其他的HDL语言。各种HDL的争端从未停止过，现在还是依然存在四种开发人， 种是使用Verilog/System Verilog的人，第二种是使用VHDL的人，第三种就是使用System C的人，第四种是混合型的人，到底哪种好，也有也许是时间问题吧，时间证明一切。
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不管你是采用单一的输入方式，还是采用的是混合编程（这种在很多跨公司合作项目中会碰见，也许A公司用的是VHDL，B公司用的是Verilog，那这个项目中很大可能采用混合型），我们统称得到设计输入后，都得把设计输入得到一个可以和FPGA硬件资源相匹配的一个描述。假设FPGA是基于LUT结构的，那么我们就得到一个基于LUT结构门级网表。在这个过程中，又可以分为如图两个步骤。
需要说明的是在Altera的开发流程中，将编译、映射过程按照我们叙述的合称综合，而在Xilinx开发流程中，由设计输入得到门级网表的过程叫做综合，而映射过程归结到其叫做实现的某一子步骤中。但是整体的流程还是遵循这个顺序的，只是叫法一些外表性的不一样而已。
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